Plan de clase completo para simplificación con mapas de Karnaugh y VHDL
𝐹(𝐴, 𝐵, 𝐶, 𝐷) = Π(1,2,4,6,9,11,12,14)a) Utilice la técnica de mapas de Karnaugh para simplificar las dos expresiones (minterminos y maxterminos) para cada ejercicio del estudiante seleccionado. Utilice diferentes colores para diferenciar los elementos agrupados en el mapa. b) Implemente en VHDL la expresión resultante del punto anterior, en el software EDAPLAYGROUND. En el informe debe incluir una impresión de pantalla de la descripción en VHDL y la simulación.(Debe incluir el enlace de la simulación) c) Construir el esquemático de la función simplificada, utilizar un software de circuitos (Multisim, proteus, Tinkercad)
Cómo fue en el aula
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Plan de clase completo para simplificación con mapas de Karnaugh y VHDL
Datos generales
- Área: Ingeniería
- Asignatura: Ingeniería telemática
- Nivel: Universitarios (pensamiento analítico y crítico)
- Duración total: 8 horas (1 semana)
- Metodología: Aprendizaje Basado en Proyectos (ABP)
- Acceso TIC: 1 dispositivo por estudiante
Objetivo de aprendizaje SMART
Al finalizar la semana, el estudiante será capaz de simplificar rigurosamente la función booleana F(A, B, C, D) = Π(1,2,4,6,9,11,12,14) usando mapas de Karnaugh con agrupaciones codificadas por color, implementar la función simplificada en VHDL en EDAPLAYGROUND con simulación funcional documentada, y diseñar el esquemático eléctrico correspondiente en software de circuitos (Multisim, Proteus o Tinkercad), presentando un informe técnico completo que incluya códigos, simulaciones, esquemas y análisis crítico del proceso.
Materiales y recursos
- Computadora personal con acceso a software: EDAPLAYGROUND (online), Multisim, Proteus o Tinkercad
- Plantillas de mapas de Karnaugh 4 variables (impresas o digitales)
- Marcadores o colores para diferenciar agrupaciones en mapas (si se usan impresiones)
- Guía de referencia rápida sobre mapas de Karnaugh y sintaxis básica de VHDL
- Material bibliográfico y digital sobre funciones booleanas y diseño lógico
- Proyector o pizarra para explicaciones y seguimiento colectivo
Criterios de evaluación alineados al objetivo
| Criterio | Indicadores | Instrumento |
|---|---|---|
| Simplificación correcta de la función booleana con mapas de Karnaugh | Identifica y agrupa minterminos y maxterminos correctamente usando colores distintos. Obtiene la mínima expresión simplificada sin errores. | Revisión del mapa de Karnaugh con anotaciones y colores. |
| Implementación precisa en VHDL en EDAPLAYGROUND | Codifica la expresión simplificada con sintaxis adecuada. Ejecuta simulación funcional y comparte enlace válido. Incluye capturas de pantalla. | Informe digital con código, simulación y enlace. |
| Diseño y construcción del esquemático electrónico | Realiza esquemático claro y funcional en software de circuitos. Usa símbolos correctos y conexiones lógicas coherentes con la función simplificada. | Archivo esquemático o captura del diseño. |
| Elaboración y presentación del informe final | Informe integral que documenta cada etapa: mapa, VHDL, simulación, esquemático y análisis crítico. Presentación formal y clara. | Informe escrito entregado y exposición breve en clase. |
Planificación detallada de la sesión (8 horas totales)
Inicio (1 hora)
- Gancho motivador (15 min):
Presentar un problema práctico de diseño lógico en Ingeniería telemática donde la simplificación de funciones booleanas es clave para optimizar circuitos y reducir costos. Mostrar ejemplos reales de circuitos antes y después de simplificación.
Acción del docente: Expone el problema y motiva la relevancia del tema.
Acción del estudiante: Escucha activamente y comparte experiencias previas sobre lógica digital.
- Activación de saberes previos (45 min):
Realizar una lluvia de ideas grupal sobre mapas de Karnaugh y VHDL. Consultar qué conocen y qué dudas tienen. Presentar brevemente la función F(A,B,C,D) = Π(1,2,4,6,9,11,12,14).
Acción del docente: Facilita y guía la discusión, aclara conceptos básicos y responde dudas iniciales.
Acción del estudiante: Participa activamente, plantea preguntas y toma notas.
Desarrollo (6 horas totales divididas en 3 sesiones de 2 horas)
Sesión 1: Simplificación con mapas de Karnaugh (2 horas)
- Introducción técnica (30 min):
Explicar la técnica de mapas de Karnaugh para 4 variables, enfatizando la agrupación de minterminos y maxterminos. Mostrar ejemplos con colores para diferenciar grupos.
Docente: Explica con apoyo visual y entrega plantillas.
Estudiante: Sigue la explicación, realiza anotaciones y consulta dudas puntuales.
- Actividad guiada (1 hora):
Cada estudiante trabaja la función dada, identificando minterminos y maxterminos, y simplifica usando el mapa de Karnaugh con colores distintos para cada agrupación.
Docente: Supervisa individualmente, corrige errores en agrupaciones y refuerza uso de colores.
Estudiante: Realiza el mapa, codifica con colores, valida su simplificación y anota pasos.
- Discusión y retroalimentación (30 min):
Analizar en grupo las distintas simplificaciones y agrupaciones, aclarar dudas y consolidar criterios correctos.
Docente: Facilita la discusión, destaca buenas prácticas y errores comunes.
Estudiante: Comparte resultados, reflexiona y corrige si es necesario.
Sesión 2: Implementación en VHDL con EDAPLAYGROUND (2 horas)
- Introducción a VHDL y EDAPLAYGROUND (30 min):
Explicar la estructura básica del código VHDL para implementar funciones booleanas. Mostrar interfaz y funcionalidades de EDAPLAYGROUND.
Docente: Demuestra ejemplos concretos y entrega guía sintáctica.
Estudiante: Observa, pregunta y familiariza con el entorno.
- Codificación práctica (1 hora):
Cada estudiante codifica la expresión simplificada de la sesión anterior en VHDL dentro de EDAPLAYGROUND, ejecuta simulación y verifica resultados.
Docente: Asiste en la depuración de errores, explica mensajes y orienta buenas prácticas.
Estudiante: Escribe código, simula, corrige y captura pantalla de resultados.
- Revisión grupal (30 min):
Compartir enlaces de simulación y capturas en plenaria. Discusión crítica sobre dificultades y soluciones encontradas.
Docente: Modera la retroalimentación, sugiere mejoras y consolida aprendizajes.
Estudiante: Expone experiencias, identifica errores comunes y propone soluciones.
Sesión 3: Diseño de esquemático en software de circuitos y elaboración del informe (2 horas)
- Introducción al software de circuitos (Multisim, Proteus o Tinkercad) (30 min):
Presentar interfaz y herramientas básicas para construir esquemáticos lógicos digitales. Explicar símbolos y conexiones relevantes para la función.
Docente: Realiza demostración en vivo y proporciona manuales básicos.
Estudiante: Explora el software y hace preguntas.
- Construcción práctica del esquemático (1 hora):
Cada estudiante diseña el circuito simplificado en el software elegido, verifica funcionalidad y guarda evidencias (capturas o archivos).
Docente: Supervisa, corrige errores lógicos y orienta organización y claridad del esquema.
Estudiante: Diseña, prueba y documenta su trabajo.
- Elaboración y organización del informe final (30 min):
Orientar estructura del informe técnico que incluya: mapa de Karnaugh con colores, código VHDL, enlace y capturas de simulación, esquemático y análisis crítico personal.
Docente: Explica criterios formales y responde dudas sobre redacción y formato.
Estudiante: Planifica contenidos y comienza a redactar borrador.
Cierre (1 hora)
- Síntesis grupal (30 min):
Reflexionar colectivamente sobre el proceso de aprendizaje: desafíos, logros y aplicaciones prácticas.
Docente: Facilita diálogo y sintetiza puntos claves.
Estudiante: Participa con aportes críticos y preguntas.
- Evaluación formativa y metacognición (30 min):
Aplicar una autoevaluación guiada donde los estudiantes valoran su desempeño en cada etapa y establecen compromisos de mejora.
Docente: Proporciona cuestionario estructurado y retroalimenta según respuestas.
Estudiante: Completa autoevaluación y comparte conclusiones.
Indicaciones para la documentación y entrega final
- El informe final debe incluir:
- Mapa de Karnaugh con los colores usados, claramente identificados
- Código VHDL comentado y enlace funcional a la simulación en EDAPLAYGROUND
- Capturas de pantalla de la descripción VHDL y simulación
- Esquemático del circuito realizado en el software seleccionado
- Análisis crítico personal sobre el proceso, dificultades y aprendizajes
- Presentación oral breve (10 minutos) para compartir resultados y reflexiones
Micro-plan de implementación
Preparación previa: Asegurar que cada estudiante tenga acceso a computadora con conexión y software EDAPLAYGROUND abierto. Preparar plantillas de mapas de Karnaugh impresas o digitales y marcadores de colores. Disponer software de circuitos instalado o acceso a versión web (Tinkercad).
- Inicio (1 hora): Comenzar con presentación motivadora y activación de conocimientos para contextualizar la función y técnica. Preguntar qué saben sobre mapas de Karnaugh y VHDL para ajustar nivel.
- Sesión 1 (2 horas): Explicar mapas de Karnaugh y realizar actividad individual guiada con colores para simplificar la función F. Supervisar y retroalimentar agrupaciones.
- Sesión 2 (2 horas): Introducir VHDL y EDAPLAYGROUND. Cada estudiante escribe código VHDL de la función simplificada, ejecuta simulación y captura pantalla. Corregir errores comunes y aclarar dudas.
- Sesión 3 (2 horas): Mostrar uso del software de circuitos. Los estudiantes diseñan el esquemático y documentan. Guiar la estructura del informe y apoyar redacción inicial.
- Cierre (1 hora): Facilitar discusión grupal para reflexionar sobre el aprendizaje. Aplicar autoevaluación formativa con preguntas sobre dificultades y logros.
Tips de contingencia:
- Si falla la conexión a EDAPLAYGROUND, usar simuladores VHDL offline o realizar codificación y simulación en modo texto con apoyo del docente.
- Si algún estudiante no puede usar software de circuitos, puede dibujar el esquemático en papel y fotografiarlo para adjuntar al informe.
- Fomentar trabajo colaborativo para resolver dudas técnicas y compartir recursos.
Evaluación: Revisar mapas coloreados, códigos VHDL con simulaciones, esquemáticos y el informe final. Integrar retroalimentación inmediata durante actividades y evaluación sumativa en entrega y presentación del proyecto.